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搜索资源列表

  1. Verilog-HDL-intra_prediction

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  2. 基于H.264的帧内预测中4×4块的9种预测方法的源程序-H.264 intra prediction based on 4 × 4 block prediction method of the source 9
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:22282
    • 提供者:宁馨儿
  1. MIPS

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  2. 带分支预测的MIPS流水线的verilog原代码。 详细介绍了流水线的设计代码-Branch prediction with the MIPS pipeline verilog source code. Details of pipeline design code
  3. 所属分类:微处理器(ARM/PowerPC等)

    • 发布日期:2013-05-17
    • 文件大小:17294
    • 提供者:张鹤
  1. LIP6485CORE_vdec_mpeg_prediction

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  2. MPEG Compressor prediction verilog module
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-04-17
    • 文件大小:33859
    • 提供者:jc
  1. intra(verilog)

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  2. 所属分类:Compress-Decompress algrithms

    • 发布日期:2015-01-11
    • 文件大小:4839439
    • 提供者:zyx
  1. begin

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  2. 9/7提升小波变换中奇偶分裂步、预测步、边界延拓处理和模块测试平台的Verilog代码描述:-9/7 lifting wavelet transform in odd and even split-step, prediction step, boundary extension process and module test platform described in Verilog code:
  3. 所属分类:Wavelet

    • 发布日期:2017-04-02
    • 文件大小:2453
    • 提供者:张龙升
  1. VerilogHDL

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  2. 9/7提升小波变换中奇偶分裂步、预测步、边界延拓处理和模块测试平台的Verilog代码描述:-9/7 lifting wavelet transform in odd and even split-step, prediction step, boundary extension process and module test platform described in Verilog code:
  3. 所属分类:Wavelet

    • 发布日期:2017-04-02
    • 文件大小:3105
    • 提供者:张龙升
  1. 31705301sdram-control-verilog

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  2. Summary: InterPreTS (Interaction Prediction through Tertiary Structure) is a web-based version of our method for predicting protein-protein interactions (Aloy and Russell, 2002, Proc. Natl Acad. Sci. USA, 99, 5896-5901). Given a pair of query sequenc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:719270
    • 提供者:wx
  1. 83399055ref-sdr-sdram-verilog

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  2. Summary: InterPreTS (Interaction Prediction through Tertiary Structure) is a web-based version of our hod for predicting protein-protein interactions (Aloy and Russell, 2002, Proc. Natl Acad. Sci. USA, 99, 5896-5901). Given a pair of query sequences,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:719041
    • 提供者:wx
  1. MIPS

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  2. 用verilog编写的简单的类MIPS多周期流水化处理器实现,基本功能包括9条指令和两位动态分支预测,压缩包里的word详细说明了结构中的细节-Written by verilog simple class multi-cycle pipelined MIPS processor, the basic features include 9 instruction and two dynamic branch prediction, compressed bag word specifies th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:239900
    • 提供者:csy
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